為了擴(kuò)展數(shù)控系統(tǒng)邏輯功能的可編程能力，通常在數(shù)控系統(tǒng)中配置PLC功能。并采用獨立PLC或內(nèi)置式PLC兩種方式。但目前內(nèi)置式PLC一般使用軟件實現(xiàn)。有一套特有的編程與配置方法，這對使用者熟悉新功能提出了額外的要求?，F(xiàn)場可編程邏輯器件FPGA具有很強(qiáng)的在線邏輯編程能力。常被應(yīng)用于實現(xiàn)某些邏輯控制中。比如交通信號燈控制：近來也有用FPGA實現(xiàn)PLC的嘗試。即將與需要實現(xiàn)的控制功能對應(yīng)的梯形圖直接做成FPGA硬連線邏輯。但這些應(yīng)用都沒有脫離FPGA本身的現(xiàn)場可編程特性。用戶如需修改控制邏輯。就需要掌握VHDL語言及FPGA的EDA設(shè)計方法。否則不能提供更加友好、通用的PLC編程界面。

　本文介紹了一種新的數(shù)控系統(tǒng)中內(nèi)置式PLC的FPGA實現(xiàn)方法。它能較好地解決上述技術(shù)難題，也便于實際應(yīng)用。

1 基于ARM和FPGA的數(shù)控系統(tǒng)

　　機(jī)床數(shù)控系統(tǒng)由控制系統(tǒng)、伺服驅(qū)動系統(tǒng)和伺服電機(jī)組成?？刂葡到y(tǒng)生成的坐標(biāo)軸運動指令，被發(fā)送到伺服驅(qū)動系統(tǒng)。然后由伺服驅(qū)動系統(tǒng)形成伺服電機(jī)的運轉(zhuǎn)控制令。從而使伺服電機(jī)完成相應(yīng)的動作?！　』贏RM+FPGA的數(shù)控系統(tǒng)的FPGA部分結(jié)構(gòu)，下載接口、配置器件及FPGA 3個部分組成了FPGA自身的開發(fā)調(diào)試環(huán)境?？梢苑奖愕嘏cPC組成開發(fā)調(diào)試平臺。機(jī)床控制單元MCU使用32位的ARM嵌入式處理器。運行uC／0S實時操作系統(tǒng)，實現(xiàn)控制系統(tǒng)的大量分析和計算工作。比如G代碼解析，根據(jù)加工要求形成坐標(biāo)軸的運動指令以及數(shù)控系統(tǒng)的人機(jī)界面等。FPGA除了完成對運動指令進(jìn)行細(xì)插補(bǔ)之外。同時還實現(xiàn)了數(shù)控系統(tǒng)鍵盤電路的掃描模塊、編碼計數(shù)器模塊和驅(qū)動器控制模塊的功能。本文要介紹的數(shù)控系統(tǒng)內(nèi)置式PLC也是在FPGA內(nèi)部實現(xiàn)的。

2 用FPGA實現(xiàn)PLC的軟硬件架構(gòu)

　　為了有更好的人機(jī)界面。更符合工程習(xí)慣。采用與主流商業(yè)PLC兼容的編程語言進(jìn)行編程。內(nèi)置式PLC可以接受最終用戶輸入的PLC指令表(一個特定的子集)。并最終實現(xiàn)相應(yīng)的邏輯控制功能。FPGA內(nèi)部是硬件邏輯。顯然無法識別PLC指令，因此，為了實現(xiàn)這種構(gòu)想。必須設(shè)計一套指令集。該指令集定義了FPGA可以執(zhí)行的最小操作的集合。然后根據(jù)指令集來設(shè)計編譯器和FPGA內(nèi)部的PLC邏輯。PLC指令被編譯后，生成FPGA可執(zhí)行的指令代碼。然后將指令代碼下載到FPGA內(nèi)部，由執(zhí)行邏輯對代碼進(jìn)行逐條執(zhí)行。最終實現(xiàn)PLC的邏輯控制功能。

　　PLC核心邏輯是一個狀態(tài)機(jī)。可以根據(jù)不同的輸入指令執(zhí)行不同的操作。在設(shè)計中。首先應(yīng)確定需要執(zhí)行的指令集合，即狀態(tài)機(jī)的指令集設(shè)計。然后根據(jù)指令集來設(shè)計編譯器和PLC邏輯功能。PLC指令編譯器源程序使用C語言編寫。這樣。此編譯器可以方便地移植到PC、ARM或別的任何支持C編程的平臺上。基于軟硬件架構(gòu)的PLC不能獨立運行。需要MCU對其進(jìn)行相應(yīng)的設(shè)置和輔助。在MCU端。需要一個專門處理與PLC接口的任務(wù)(對于多任務(wù)操作系統(tǒng))或程序。

　　在MCU端，可以提供相應(yīng)的PLC人機(jī)界面，提供PLC梯形圖或指令表的編輯、編譯甚至排錯界面，當(dāng)編譯完成后。生成可供FPGA內(nèi)部的PLC邏輯執(zhí)行的PLC中間操作碼。當(dāng)要執(zhí)行PLC功能時，首先MCU配置FPGA處于代碼下載狀態(tài)。并由MCU將編譯后的代碼下載到FPGA的RAM中：下載完成后。MCU將FPGA設(shè)置為PLC運行狀態(tài)。開始依次讀入輸入和輸出端口的狀態(tài)。并根據(jù)所要執(zhí)行的指令更新狀態(tài)。最后輸出刷新狀態(tài)。FPGA還有一個監(jiān)控狀態(tài)。此時。ARM處理器可以直接設(shè)置PLC的輸入輸出10寄存器的值。并可以單步運行PLC中間操作碼。ARM結(jié)合返回信息。并配合相應(yīng)的界面，即實現(xiàn)了對PLC的調(diào)試。

3 PLC邏輯的EDA設(shè)計方法

　　新型FPGA器件及新的EDA設(shè)計軟件和工具是這種數(shù)控系統(tǒng)內(nèi)置式PLC實現(xiàn)方式的前提。沒有EDA設(shè)計流程和方法的支撐。是很難完成相應(yīng)設(shè)計工作的。

　　主要包括設(shè)計輸入、功能仿真、綜合與優(yōu)化、映射和布局布線以及最后的下載驗證等環(huán)節(jié)。EDA設(shè)計流程中。最重要的環(huán)節(jié)便是仿真。因為所設(shè)計的對象在FPGA內(nèi)部很難在硬件上進(jìn)行測試。必須利用諸如ActiveHDL。ModelSim等仿真工具進(jìn)行功能仿真、綜合后仿真以及布局布線后仿真。設(shè)計過程和仿真過程是交叉同步進(jìn)行的。而且最好設(shè)計一個模塊。即對一個模塊的功能進(jìn)行仿真，確保其正確后，才可以集成到更高層面的設(shè)計中去。仿真的主要任務(wù)就是檢驗HDL是否能滿足設(shè)計所提的要求。檢驗的方式是編寫測試平臺。在測試平臺上給模塊輸入條件。觀察或檢驗其輸出。從而驗證是否滿足設(shè)計要求。ActiveHDL的Generate TestBench功能還可以生成測試向量的模板。大大加速了設(shè)計過程。

　　總之，掌握并正確使用EDA設(shè)計方法。是使用FPGA進(jìn)行邏輯設(shè)計成功的關(guān)鍵。

4 在數(shù)控系統(tǒng)中的實現(xiàn)與分析

　　基于FPGA的PLC實現(xiàn)方法在我們自主研發(fā)的基于ARM+FPGA的數(shù)控系統(tǒng)中得到了應(yīng)用。形成了PLC原型機(jī)，實現(xiàn)了基本的PLC邏輯控制功能。能夠與數(shù)控系統(tǒng)集成在一起。結(jié)合相應(yīng)的控制界面。可以對機(jī)床的各邏輯開關(guān)量進(jìn)行PLC編程控制。更重要的是。這種框架下的PLC具有開放式結(jié)構(gòu)。可根據(jù)需要不斷完善。實現(xiàn)更復(fù)雜的功能。如圖5所示，PLC有2個主要狀態(tài)。即輸入輸出刷新(pc status=0)和運行狀態(tài)(pc status=1)。在pc status=0時，輸入被采樣，輸出映像被置位：當(dāng)pc status=1時，PLC開始運行，pc pointer為PLC內(nèi)部指令的指針，在每個時鐘周期，PLC執(zhí)行一條指令，并將指令指針后移，當(dāng)執(zhí)行完所有指令后，outputfresh置高，允許輸出映像寄存器的結(jié)果輸出到端口plc io out中去。以上過程反復(fù)進(jìn)行，便實現(xiàn)了PLC的最基本邏輯功能。

　　針對數(shù)控系統(tǒng)中各種內(nèi)置式PLC的實現(xiàn)方式?；贔PGA的解決方案在以下一些方面做了特別的處理：

　　(1)復(fù)位問題。當(dāng)FPGA一上電時，其內(nèi)部的PLC邏輯即令其自身進(jìn)入了一個自復(fù)位狀態(tài)。此時如果沒有外部MCU給予正確的操作指令。FPGA將不會進(jìn)入其他任何狀態(tài)。從而確保PLC不會產(chǎn)生任何的誤動作。

　　(2)響應(yīng)時間。PLC程序會得到周而復(fù)始的執(zhí)行，當(dāng)輸入狀態(tài)(in image)改變時，輸出狀態(tài)會在下一個允許輸出信號有效時(outputfresh=1)得到更新。PLC的最大響應(yīng)周期取決于所執(zhí)行的指令條數(shù)。對于絕大多數(shù)指令而言。PLC可在每個時鐘周期執(zhí)行一條語句。在最后一條語句執(zhí)行完成后的下一個時鐘上升沿輸出得到刷新，同時在此刷新時鐘周期內(nèi)。PLC進(jìn)行循環(huán)復(fù)位的初始化工作。最差的情況時。輸入信號在上次采集剛剛結(jié)束后發(fā)生變化。需要在下一次采樣并執(zhí)行完成后才能反映到輸出上。即響應(yīng)時間為Tresponse=(PLC指令條數(shù)+1)2時鐘周期，本文使用的時鐘周期為50ns，因此有：Tresponse=(PLC指令條數(shù)+1)250ns：受FPGA內(nèi)部的EAB(Embedded Arrav B10ck。一種專門用來綜合成RAM的內(nèi)部資源)數(shù)量的限制。只能綜合出約2k bvte RAM(除非設(shè)置必要的控制寄存器)。當(dāng)執(zhí)行約有2 000條PLC指令時。最大響應(yīng)時間為0。2ms量級。

　　對于一般以軟件方式實現(xiàn)的PLC。多使用一個特定的任務(wù)來實現(xiàn)PLC邏輯控制功能。在嵌入式操作系統(tǒng)中。任務(wù)的上下文切換時間一般在斗s量級；而且隨著系統(tǒng)中其他任務(wù)的就緒。PLC任務(wù)將面臨被暫時掛起。在這種情形下。其響應(yīng)時間將進(jìn)一步變長。當(dāng)然。如果使用高頻率運行下的嵌入式處理器(60MHz以上)，在指令條數(shù)較多時，其響應(yīng)時間也可接受。但數(shù)控系統(tǒng)中的PLC功能一般都只實現(xiàn)對機(jī)床的簡單邏輯控制?？刂骗h(huán)境比較簡單。指令條數(shù)有限。因此使用FPGA方式實現(xiàn)還是有其特有的優(yōu)勢的。

　　(3)PLC運行階段的可靠性。PLC是將編譯后的可執(zhí)行指令放到FPGA內(nèi)部的RAM中運行。只要完成必要的配置。PLC便完全獨立運行，不再需要外部MCU的干預(yù)。換言之，此時。即使MCU死機(jī)或程序跑飛，也不會影響正在執(zhí)行中的PLC功能。因此。使用FPGA來實現(xiàn)PLC功能。對于提高數(shù)控系統(tǒng)的整體可靠性是有優(yōu)勢的。

　　(4)PLC指令長度的支持。由于FPGA內(nèi)部的EAB資源有限，因此能夠容納的PLC指令長度有限。同時。每次PLC運行前都必須由MCU將代碼下載到FPGA中。然后才可控制PLC開始運行。即FPGA不能獨自實現(xiàn)PLC功能。為了解決這一問題，可考慮為FPGA專門配置非易失性的存儲器。比如Flash。這樣不但可以擴(kuò)大PLC指令長度。而且還可實現(xiàn)上電自動運行PLC程序。甚至不需要MCU的輔助和干預(yù)，但這將需=要諸如編程器之類的部件的支持。

5 結(jié)論與展望

　　本文敘述了一種新的方法用FPGA實現(xiàn)數(shù)控系統(tǒng)內(nèi)置式的PLC。并提供對標(biāo)準(zhǔn)PLC編程語言的支持，這是一個在體系結(jié)構(gòu)上的大膽嘗試。用FPGA實現(xiàn)的PLC模塊相當(dāng)于一個專用處理器。只不過根據(jù)PLC的特定應(yīng)用場合，結(jié)合編譯器的設(shè)計?？蓪ζ渲噶钕到y(tǒng)進(jìn)行靈活的配置和架構(gòu)的調(diào)整。這種實現(xiàn)方法還需要經(jīng)過長期的應(yīng)用。才能對其特性進(jìn)行更廣泛的檢驗：除了應(yīng)用于數(shù)控系統(tǒng)中之外。這種設(shè)計方法稍加移植。便可應(yīng)用于所有需要PLC功能的嵌入式控制環(huán)境中。

　　在現(xiàn)代EDA設(shè)計方法下。使用FPGA實現(xiàn)PLC功能是在特定場合下行之有效的方法。隨著EDA技術(shù)和EDA工具的發(fā)展?？赡軙霈F(xiàn)許多新的思路和方法。比如。如果出現(xiàn)可以直接將PLC程序翻譯成可綜合的VHDL代碼的工具。那就可以既便于一般用戶使用。又能極大地發(fā)揮出FPGA的優(yōu)勢。