為了擴(kuò)展數(shù)控系統(tǒng)邏輯功能的可編程能力，通常在數(shù)控系統(tǒng)中配置PLC功能。并采用獨(dú)立PLC或內(nèi)置式PLC兩種方式。但目前內(nèi)置式PLC一般使用軟件實(shí)現(xiàn)。有一套特有的編程與配置方法，這對(duì)使用者熟悉新功能提出了額外的要求?，F(xiàn)場(chǎng)可編程邏輯器件FPGA具有很強(qiáng)的在線邏輯編程能力。常被應(yīng)用于實(shí)現(xiàn)某些邏輯控制中。比如交通信號(hào)燈控制：近來(lái)也有用FPGA實(shí)現(xiàn)PLC的嘗試。即將與需要實(shí)現(xiàn)的控制功能對(duì)應(yīng)的梯形圖直接做成FPGA硬連線邏輯。但這些應(yīng)用都沒(méi)有脫離FPGA本身的現(xiàn)場(chǎng)可編程特性。用戶如需修改控制邏輯。就需要掌握VHDL語(yǔ)言及FPGA的EDA設(shè)計(jì)方法。否則不能提供更加友好、通用的PLC編程界面?！　”疚慕榻B了一種新的數(shù)控系統(tǒng)中內(nèi)置式PLC的FPGA實(shí)現(xiàn)方法。它能較好地解決上述技術(shù)難題，也便于實(shí)際應(yīng)用。

1 基于ARM和FPGA的數(shù)控系統(tǒng)

　　機(jī)床數(shù)控系統(tǒng)由控制系統(tǒng)、伺服驅(qū)動(dòng)系統(tǒng)和伺服電機(jī)組成。控制系統(tǒng)生成的坐標(biāo)軸運(yùn)動(dòng)指令，被發(fā)送到伺服驅(qū)動(dòng)系統(tǒng)。然后由伺服驅(qū)動(dòng)系統(tǒng)形成伺服電機(jī)的運(yùn)轉(zhuǎn)控制令。從而使伺服電機(jī)完成相應(yīng)的動(dòng)作?！　D1是基于ARM+FPGA的數(shù)控系統(tǒng)的FPGA部分結(jié)構(gòu)框圖，下載接口、配置器件及FPGA 3個(gè)部分組成了FPGA自身的開(kāi)發(fā)調(diào)試環(huán)境?？梢苑奖愕嘏cPC組成開(kāi)發(fā)調(diào)試平臺(tái)。機(jī)床控制單元MCU使用32位的ARM嵌入式處理器。運(yùn)行uC／0S實(shí)時(shí)操作系統(tǒng)，實(shí)現(xiàn)控制系統(tǒng)的大量分析和計(jì)算工作。比如G代碼解析，根據(jù)加工要求形成坐標(biāo)軸的運(yùn)動(dòng)指令以及數(shù)控系統(tǒng)的人機(jī)界面等。FPGA除了完成對(duì)運(yùn)動(dòng)指令進(jìn)行細(xì)插補(bǔ)之外。同時(shí)還實(shí)現(xiàn)了數(shù)控系統(tǒng)鍵盤(pán)電路的掃描模塊、編碼計(jì)數(shù)器模塊和驅(qū)動(dòng)器控制模塊的功能。本文要介紹的數(shù)控系統(tǒng)內(nèi)置式PLC也是在FPGA內(nèi)部實(shí)現(xiàn)的。

2 用FPGA實(shí)現(xiàn)PLC的軟硬件架構(gòu)

　　為了有更好的人機(jī)界面。更符合工程習(xí)慣。采用與主流商業(yè)PLC兼容的編程語(yǔ)言進(jìn)行編程。內(nèi)置式PLC可以接受最終用戶輸入的PLC指令表(一個(gè)特定的子集)。并最終實(shí)現(xiàn)相應(yīng)的邏輯控制功能。FPGA內(nèi)部是硬件邏輯。顯然無(wú)法識(shí)別PLC指令，因此，為了實(shí)現(xiàn)這種構(gòu)想。必須設(shè)計(jì)一套指令集。該指令集定義了FPGA可以執(zhí)行的最小操作的集合。然后根據(jù)指令集來(lái)設(shè)計(jì)編譯器和FPGA內(nèi)部的PLC邏輯。其軟硬件架構(gòu)如圖2所示。PLC指令被編譯后，生成FPGA可執(zhí)行的指令代碼。然后將指令代碼下載到FPGA內(nèi)部，由執(zhí)行邏輯對(duì)代碼進(jìn)行逐條執(zhí)行。最終實(shí)現(xiàn)PLC的邏輯控制功能。

　　PLC核心邏輯是一個(gè)狀態(tài)機(jī)。可以根據(jù)不同的輸入指令執(zhí)行不同的操作。在設(shè)計(jì)中。首先應(yīng)確定需要執(zhí)行的指令集合，即狀態(tài)機(jī)的指令集設(shè)計(jì)。然后根據(jù)指令集來(lái)設(shè)計(jì)編譯器和PLC邏輯功能。PLC指令編譯器源程序使用C語(yǔ)言編寫(xiě)。這樣。此編譯器可以方便地移植到PC、ARM或別的任何支持C編程的平臺(tái)上。基于圖2中的軟硬件架構(gòu)的PLC不能獨(dú)立運(yùn)行。需要MCU對(duì)其進(jìn)行相應(yīng)的設(shè)置和輔助。如圖3所示。在MCU端。需要一個(gè)專門(mén)處理與PLC接口的任務(wù)(對(duì)于多任務(wù)操作系統(tǒng))或程序。

圖3 PLC邏輯的工作過(guò)程

　　　　在MCU端，可以提供相應(yīng)的PLC人機(jī)界面，提供PLC梯形圖或指令表的編輯、編譯甚至排錯(cuò)界面，當(dāng)編譯完成后。生成可供FPGA內(nèi)部的PLC邏輯執(zhí)行的“PLC中間操作碼”。當(dāng)要執(zhí)行PLC功能時(shí)，首先MCU配置FPGA處于“代碼下載狀態(tài)”。并由MCU將編譯后的代碼下載到FPGA的RAM中：下載完成后。MCU將FPGA設(shè)置為“PLC運(yùn)行狀態(tài)”。開(kāi)始依次讀入輸入和輸出端口的狀態(tài)。并根據(jù)所要執(zhí)行的指令更新?tīng)顟B(tài)。最后輸出刷新?tīng)顟B(tài)。FPGA還有一個(gè)“監(jiān)控狀態(tài)”。此時(shí)。ARM處理器可以直接設(shè)置PLC的輸入輸出10寄存器的值。并可以單步運(yùn)行PLC中間操作碼。ARM結(jié)合返回信息。并配合相應(yīng)的界面，即實(shí)現(xiàn)了對(duì)PLC的調(diào)試。3 PLC邏輯的EDA設(shè)計(jì)方法

　　新型FPGA器件及新的EDA設(shè)計(jì)軟件和工具是這種數(shù)控系統(tǒng)內(nèi)置式PLC實(shí)現(xiàn)方式的前提。沒(méi)有EDA設(shè)計(jì)流程和方法的支撐。是很難完成相應(yīng)設(shè)計(jì)工作的。

　　圖4是典型的EDA設(shè)計(jì)流程。主要包括設(shè)計(jì)輸入、功能仿真、綜合與優(yōu)化、映射和布局布線以及最后的下載驗(yàn)證等環(huán)節(jié)。EDA設(shè)計(jì)流程中。最重要的環(huán)節(jié)便是仿真。因?yàn)樗O(shè)計(jì)的對(duì)象在FPGA內(nèi)部很難在硬件上進(jìn)行測(cè)試。必須利用諸如Active—HDL。ModelSim等仿真工具進(jìn)行功能仿真、綜合后仿真以及布局布線后仿真。設(shè)計(jì)過(guò)程和仿真過(guò)程是交叉同步進(jìn)行的。而且最好設(shè)計(jì)一個(gè)模塊。即對(duì)一個(gè)模塊的功能進(jìn)行仿真，確保其正確后，才可以集成到更高層面的設(shè)計(jì)中去。仿真的主要任務(wù)就是檢驗(yàn)HDL是否能滿足設(shè)計(jì)所提的要求。檢驗(yàn)的方式是編寫(xiě)測(cè)試平臺(tái)。在測(cè)試平臺(tái)上給模塊輸入條件。觀察或檢驗(yàn)其輸出。從而驗(yàn)證是否滿足設(shè)計(jì)要求。Active—HDL的Generate TestBench功能還可以生成測(cè)試向量的模板。大大加速了設(shè)計(jì)過(guò)程。

圖4 EDA設(shè)計(jì)流程

圖5 PLC原型機(jī)邏輯仿真結(jié)果

　　總之，掌握并正確使用EDA設(shè)計(jì)方法。是使用FPGA進(jìn)行邏輯設(shè)計(jì)成功的關(guān)鍵。

4 在數(shù)控系統(tǒng)中的實(shí)現(xiàn)與分析

　　基于FPGA的PLC實(shí)現(xiàn)方法在我們自主研發(fā)的基于ARM+FPGA的數(shù)控系統(tǒng)中得到了應(yīng)用。形成了PLC原型機(jī)，實(shí)現(xiàn)了基本的PLC邏輯控制功能。能夠與數(shù)控系統(tǒng)集成在一起。結(jié)合相應(yīng)的控制界面?？梢詫?duì)機(jī)床的各邏輯開(kāi)關(guān)量進(jìn)行PLC編程控制。更重要的是。這種框架下的PLC具有開(kāi)放式結(jié)構(gòu)?？筛鶕?jù)需要不斷完善。實(shí)現(xiàn)更復(fù)雜的功能。如圖5所示，PLC有2個(gè)主要狀態(tài)。即輸入輸出刷新(pc status=0)和運(yùn)行狀態(tài)(pc status=1)。在pc status=0時(shí)，輸入被采樣，輸出映像被置位：當(dāng)pc status=1時(shí)，PLC開(kāi)始運(yùn)行，pc pointer為PLC內(nèi)部指令的指針，在每個(gè)時(shí)鐘周期，PLC執(zhí)行一條指令，并將指令指針后移，當(dāng)執(zhí)行完所有指令后，outputfresh置高，允許輸出映像寄存器的結(jié)果輸出到端口plc io out中去。以上過(guò)程反復(fù)進(jìn)行，便實(shí)現(xiàn)了PLC的最基本邏輯功能。

　　針對(duì)數(shù)控系統(tǒng)中各種內(nèi)置式PLC的實(shí)現(xiàn)方式?；贔PGA的解決方案在以下一些方面做了特別的處理：

　　(1)復(fù)位問(wèn)題。當(dāng)FPGA一上電時(shí)，其內(nèi)部的PLC邏輯即令其自身進(jìn)入了一個(gè)自復(fù)位狀態(tài)。此時(shí)如果沒(méi)有外部MCU給予正確的操作指令。FPGA將不會(huì)進(jìn)入其他任何狀態(tài)。從而確保PLC不會(huì)產(chǎn)生任何的誤動(dòng)作。

　　(2)響應(yīng)時(shí)間。PLC程序會(huì)得到周而復(fù)始的執(zhí)行，當(dāng)輸入狀態(tài)(in image)改變時(shí)，輸出狀態(tài)會(huì)在下一個(gè)允許輸出信號(hào)有效時(shí)(outputfresh=1)得到更新。PLC的最大響應(yīng)周期取決于所執(zhí)行的指令條數(shù)。對(duì)于絕大多數(shù)指令而言。PLC可在每個(gè)時(shí)鐘周期執(zhí)行一條語(yǔ)句。在最后一條語(yǔ)句執(zhí)行完成后的下一個(gè)時(shí)鐘上升沿輸出得到刷新，同時(shí)在此刷新時(shí)鐘周期內(nèi)。PLC進(jìn)行循環(huán)復(fù)位的初始化工作。最差的情況時(shí)。輸入信號(hào)在上次采集剛剛結(jié)束后發(fā)生變化。需要在下一次采樣并執(zhí)行完成后才能反映到輸出上。即響應(yīng)時(shí)間為T(mén)response=(PLC指令條數(shù)+1)×2×時(shí)鐘周期，本文使用的時(shí)鐘周期為50ns，因此有：Tresponse=(PLC指令條數(shù)+1)×2×50ns：受FPGA內(nèi)部的EAB(Embedded Arrav B10ck。一種專門(mén)用來(lái)綜合成RAM的內(nèi)部資源)數(shù)量的限制。只能綜合出約2k bvte RAM(除非設(shè)置必要的控制寄存器)。當(dāng)執(zhí)行約有2 000條PLC指令時(shí)。最大響應(yīng)時(shí)間為0。2ms量級(jí)。

　　對(duì)于一般以軟件方式實(shí)現(xiàn)的PLC。多使用一個(gè)特定的任務(wù)來(lái)實(shí)現(xiàn)PLC邏輯控制功能。在嵌入式操作系統(tǒng)中。任務(wù)的上下文切換時(shí)間一般在斗s量級(jí)；而且隨著系統(tǒng)中其他任務(wù)的就緒。PLC任務(wù)將面臨被暫時(shí)掛起。在這種情形下。其響應(yīng)時(shí)間將進(jìn)一步變長(zhǎng)。當(dāng)然。如果使用高頻率運(yùn)行下的嵌入式處理器(60MHz以上)，在指令條數(shù)較多時(shí)，其響應(yīng)時(shí)間也可接受。但數(shù)控系統(tǒng)中的PLC功能一般都只實(shí)現(xiàn)對(duì)機(jī)床的簡(jiǎn)單邏輯控制?？刂骗h(huán)境比較簡(jiǎn)單。指令條數(shù)有限。因此使用FPGA方式實(shí)現(xiàn)還是有其特有的優(yōu)勢(shì)的。

　　(3)PLC運(yùn)行階段的可靠性。PLC是將編譯后的可執(zhí)行指令放到FPGA內(nèi)部的RAM中運(yùn)行。只要完成必要的配置。PLC便完全獨(dú)立運(yùn)行，不再需要外部MCU的干預(yù)。換言之，此時(shí)。即使MCU死機(jī)或程序跑飛，也不會(huì)影響正在執(zhí)行中的PLC功能。因此。使用FPGA來(lái)實(shí)現(xiàn)PLC功能。對(duì)于提高數(shù)控系統(tǒng)的整體可靠性是有優(yōu)勢(shì)的。

　　(4)PLC指令長(zhǎng)度的支持。由于FPGA內(nèi)部的EAB資源有限，因此能夠容納的PLC指令長(zhǎng)度有限。同時(shí)。每次PLC運(yùn)行前都必須由MCU將代碼下載到FPGA中。然后才可控制PLC開(kāi)始運(yùn)行。即FPGA不能獨(dú)自實(shí)現(xiàn)PLC功能。為了解決這一問(wèn)題，可考慮為FPGA專門(mén)配置非易失性的存儲(chǔ)器。比如Flash。這樣不但可以擴(kuò)大PLC指令長(zhǎng)度。而且還可實(shí)現(xiàn)上電自動(dòng)運(yùn)行PLC程序。甚至不需要MCU的輔助和干預(yù)，但這將需=要諸如編程器之類的部件的支持。

5 結(jié)論

　　本文敘述了一種新的方法——用FPGA實(shí)現(xiàn)數(shù)控系統(tǒng)內(nèi)置式的PLC。并提供對(duì)標(biāo)準(zhǔn)PLC編程語(yǔ)言的支持，這是一個(gè)在體系結(jié)構(gòu)上的大膽嘗試。用FPGA實(shí)現(xiàn)的PLC模塊相當(dāng)于一個(gè)專用處理器。只不過(guò)根據(jù)PLC的特定應(yīng)用場(chǎng)合，結(jié)合編譯器的設(shè)計(jì)?？蓪?duì)其指令系統(tǒng)進(jìn)行靈活的配置和架構(gòu)的調(diào)整。這種實(shí)現(xiàn)方法還需要經(jīng)過(guò)長(zhǎng)期的應(yīng)用。才能對(duì)其特性進(jìn)行更廣泛的檢驗(yàn)：除了應(yīng)用于數(shù)控系統(tǒng)中之外。這種設(shè)計(jì)方法稍加移植。便可應(yīng)用于所有需要PLC功能的嵌入式控制環(huán)境中。

　　在現(xiàn)代EDA設(shè)計(jì)方法下。使用FPGA實(shí)現(xiàn)PLC功能是在特定場(chǎng)合下行之有效的方法。隨著EDA技術(shù)和EDA工具的發(fā)展?？赡軙?huì)出現(xiàn)許多新的思路和方法。比如。如果出現(xiàn)可以直接將PLC程序翻譯成可綜合的VHDL代碼的工具。那就可以既便于一般用戶使用。又能極大地發(fā)揮出FPGA的優(yōu)勢(shì)。