1 引言

　　在工業(yè)控制、質(zhì)量檢測(cè)、虛擬儀器等場(chǎng)合，都需要采集數(shù)據(jù)并傳輸?shù)缴衔粰C(jī)做分析處理。在傳輸數(shù)據(jù)時(shí)，有各種各樣的傳輸協(xié)議。傳統(tǒng)的RS232總線、RS485總線、CAN總線傳輸距離遠(yuǎn)，但是其最大傳輸速度分別為12.8Mbps，10Mbps和1Mbps，無(wú)法滿足數(shù)據(jù)高速傳輸?shù)男枰?。常用的USB接口和1394接口傳輸速度高，但是其理論傳輸距離分別只有5m和10m，無(wú)法滿足工業(yè)現(xiàn)場(chǎng)對(duì)遠(yuǎn)距離傳輸?shù)囊蟆榻鉀Q傳輸距離與傳輸速度之間的矛盾，設(shè)計(jì)了一種基于千兆以太網(wǎng)的高速數(shù)據(jù)采集系統(tǒng)。

　　2 系統(tǒng)總體設(shè)計(jì)方案

　　在電纜局部放電檢測(cè)系統(tǒng)中，需要采集因電纜局部放電而產(chǎn)生的高速脈沖信號(hào)并高速遠(yuǎn)距離傳輸給上位機(jī)做分析處理。系統(tǒng)由工控機(jī)、千兆以太網(wǎng)交換機(jī)和數(shù)據(jù)采集卡三部分構(gòu)成。

　　圖1為本系統(tǒng)總體設(shè)計(jì)框圖。

　　工控機(jī)作為上位機(jī)控制整個(gè)系統(tǒng)，通過(guò)向各個(gè)數(shù)據(jù)采集卡發(fā)送命令和各種采集參數(shù)控制采集卡的工作方式；對(duì)從數(shù)據(jù)采集卡傳輸上來(lái)的高速脈沖信號(hào)做分析處理，實(shí)現(xiàn)對(duì)放電量、放電相位、放電次數(shù)等各種局部放電參數(shù)的檢測(cè)；并顯示工頻周期放電圖、二維及三維放電譜圖。千兆以太網(wǎng)交換機(jī)用于工控機(jī)和多個(gè)數(shù)據(jù)采集卡交換數(shù)據(jù)。根據(jù)需要，可以通過(guò)交換機(jī)的級(jí)連從而增加采集卡的數(shù)量。數(shù)據(jù)采集卡安放在被檢測(cè)電纜旁，被檢測(cè)電纜每隔500米設(shè)置一個(gè)節(jié)點(diǎn)，每個(gè)節(jié)點(diǎn)兩側(cè)各放置3個(gè)采集卡對(duì)三相放電高速脈沖信號(hào)進(jìn)行采集。系統(tǒng)以千兆以太網(wǎng)為中心，通過(guò)增加采集卡的數(shù)量，可以增大現(xiàn)場(chǎng)檢測(cè)范圍。

　　數(shù)據(jù)采集卡使用雙通道高速并行采集脈沖信號(hào)。

　　圖2為數(shù)據(jù)采集卡的原理框圖。

　　FPGA是數(shù)據(jù)采集卡的核心，接收上位機(jī)的命令，完成對(duì)輸入信號(hào)的接收，緩存并從緩存中取出數(shù)據(jù)發(fā)送給網(wǎng)絡(luò)模塊。

　　網(wǎng)絡(luò)模塊承接上位機(jī)與FPGA，采用千兆以太網(wǎng)傳輸技術(shù)，是數(shù)據(jù)采集卡的關(guān)鍵。

　　3 信號(hào)的接收

　　系統(tǒng)采用寬頻帶檢測(cè)技術(shù)，應(yīng)用雙傳感器定向耦合脈沖信號(hào)，要求數(shù)據(jù)采集卡實(shí)現(xiàn)雙通道高速同步采集、雙通道同步偏差不超過(guò)5ns。由于待采集的放電脈沖信號(hào)的最高頻率可達(dá)30MHZ，根據(jù)采樣定理和實(shí)際經(jīng)驗(yàn)，采集卡的模數(shù)轉(zhuǎn)換器采樣率須達(dá)到IOOMSPS，才能很好地對(duì)信號(hào)進(jìn)行復(fù)原和檢測(cè)。為滿足這種要求，模數(shù)轉(zhuǎn)換器采用2片AD9433。

　　AD9433是模擬器件公司生產(chǎn)的一種12位單片采樣A/D轉(zhuǎn)換器。它具有片上跟蹤/保持電路，轉(zhuǎn)換速率高達(dá)125MSPS。

　　對(duì)于許多應(yīng)用場(chǎng)合，不需要外部基準(zhǔn)和驅(qū)動(dòng)元件。用戶可以選擇片上專有電路，可以極好地優(yōu)化無(wú)雜散噪聲動(dòng)態(tài)范圍（SFDR）。編碼時(shí)鐘支持差分或單端輸入，輸出為二進(jìn)制或二進(jìn)制的補(bǔ)碼格式。

　　A/D轉(zhuǎn)換器對(duì)用戶提供的取樣時(shí)鐘都十分敏感，跟蹤保持電路實(shí)質(zhì)上是一個(gè)混頻器，任何的噪聲、失真或者時(shí)鐘的抖動(dòng)都很影響A/D輸出的信號(hào)。由于這個(gè)原因，對(duì)AD9433的時(shí)鐘信號(hào)輸入的設(shè)計(jì)必須相當(dāng)重視。FPGA的輸入時(shí)鐘源為24M，經(jīng)過(guò)內(nèi)部鎖相環(huán)倍頻后，由PLL專用輸出管腳輸出為AD9433提供干凈的時(shí)鐘源。

　　由于是高速模數(shù)混合電路，在設(shè)計(jì)印刷電路板時(shí)，布局布線是很講究的，應(yīng)遵循以下原則：

　　（1）為減小數(shù)字電路的干擾，應(yīng)將模擬電路和數(shù)字電路分開(kāi)布局；

　?。?）對(duì)于時(shí)鐘線、差分線等對(duì)干擾很敏感的信號(hào)線走線時(shí)必須使用3W原則；

　　（3）對(duì)于高速信號(hào)線要考慮傳輸線效應(yīng)，注意阻抗匹配；

　?。?）信號(hào)線走線時(shí)要盡可能減少電流環(huán)路的面積，以避免形成大的環(huán)狀天線；

　　（5）電路板只采用一個(gè)參考平面，避免形成偶極天線；

　?。?）為減小信號(hào)線上的分布電阻、電容和電感，應(yīng)盡量縮短走線長(zhǎng)度和增大導(dǎo)線間的距離。

　　4 數(shù)據(jù)的緩存

　　每個(gè)AD需要連續(xù)采集16M×12bit的數(shù)據(jù)傳輸給上位機(jī)軟件進(jìn)行分析計(jì)算，2片AD同部采集的數(shù)據(jù)量共48MByte。

　　在AD前端100M高速采樣率下，為使如此大量數(shù)據(jù)無(wú)誤傳輸，數(shù)據(jù)緩存設(shè)計(jì)非常必要。

　　圖3為緩存部分設(shè)計(jì)原理圖。

　　主控芯片F(xiàn)PGA選用ALTERA的EPlCl2Q240，片上帶有2個(gè)專用的PLL，12060個(gè)LE，內(nèi)部RAM資源多達(dá)239616bit。在市場(chǎng)上存在多類存儲(chǔ)器，包括靜態(tài)隨機(jī)存儲(chǔ)器SRAM，同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器SDRAM，雙倍速率SDRAM（DDRSDRAM）等。由于SRAM容量小，DDRSDRAM控制復(fù)雜，系統(tǒng)選用2片IS42s32800作緩存芯片，一片SDRAM緩存一個(gè)通道的數(shù)據(jù)。

　　IS42：532800是一片8M×32bit的SDRAM，最高工作頻率為166M，3.3V供電。它包含以下幾個(gè)操作：初始化操作、讀出數(shù)據(jù)操作、寫入數(shù)據(jù)操作、刷新操作。

　　程序設(shè)計(jì)時(shí)，在FPGA內(nèi)部開(kāi)辟4個(gè)512×12位的雙口R—蝴暫存高速數(shù)據(jù)進(jìn)行乒乓操作。FPGA把AD輸出的數(shù)據(jù)寫入到乒RAM中的同時(shí)，又把RAM中的數(shù)據(jù)讀出寫入到SDRAM，這樣前端的數(shù)據(jù)流便不會(huì)中斷，提高了數(shù)據(jù)傳輸速度。AD采樣頻率為100MSPS，為使SDRAM能無(wú)誤存儲(chǔ)數(shù)據(jù)，則SDRAM必須在IOOMHZ的時(shí)鐘頻率下工作。這對(duì)FPGA的時(shí)序設(shè)計(jì)和PCB的設(shè)計(jì)是一個(gè)考驗(yàn)，為了使系統(tǒng)能夠更加穩(wěn)定地工作，對(duì)SDRAM的控制采用了降頻設(shè)計(jì)技術(shù)。FPGA把12bit的AD輸出數(shù)據(jù)轉(zhuǎn)化成24bit的數(shù)據(jù)輸出給SDRAM，這樣SDRAM只需工作在50MHZ的時(shí)鐘頻率下就能無(wú)誤存取數(shù)據(jù)，大大提高了系統(tǒng)的穩(wěn)定性。

　　5 網(wǎng)絡(luò)傳輸

　　以太網(wǎng)技術(shù)是當(dāng)今應(yīng)用最為廣泛的網(wǎng)絡(luò)技術(shù)。千兆以太網(wǎng)技術(shù)繼承了以往以太網(wǎng)技術(shù)的許多優(yōu)點(diǎn)，同時(shí)又具有許多新的特性，例如傳輸介質(zhì)包括光纖和銅纜，使用8B/lOB的編解碼方案，采用載波擴(kuò)展和分組突發(fā)技術(shù)等。將千兆以太網(wǎng)應(yīng)用到高速數(shù)據(jù)采集系統(tǒng)中是一個(gè)趨勢(shì)。

　　圖4是網(wǎng)絡(luò)傳輸模塊原理圖。

　　數(shù)據(jù)鏈路層芯片AX88180是臺(tái)灣ASIX公司推出的一款高性能低成本的Non-PCI千兆以太網(wǎng)控制器，符合IEEES02.3/IEEE 802.3u/IEEE 802.3ab協(xié)議，適用于多種需要高速接入網(wǎng)絡(luò)的嵌入式系統(tǒng)。Ax88180內(nèi)置10/100/1000Mb/s以太網(wǎng)媒體存取控制器（MAC）；內(nèi)置主機(jī)接口控制器，可以與16/32位主機(jī)方便連接，尋址方式與SRAM相同；內(nèi)置40KB的SRAM網(wǎng)絡(luò)封包緩存器，其中32kB用于從PHY接收數(shù)據(jù)包，8KB用于主機(jī)發(fā)送數(shù)據(jù)包到PHY，可以用高效方式進(jìn)行封包的存儲(chǔ)、檢索與修改；內(nèi)置256字節(jié)的配置寄存器，用于主機(jī)控制和參數(shù)設(shè)置。物理層芯片采用88E1111。AX88180與88E1111之間采用RGMII接口方式互連，負(fù)責(zé)數(shù)據(jù)傳送底層協(xié)議的實(shí)現(xiàn)。

　　UDP和TCP協(xié)議都屬于OSI（開(kāi)放系統(tǒng)互連）參考模型的傳輸層協(xié)議。雖然TCP協(xié)議中植入了各種安全保障功能，但是在實(shí)際執(zhí)行的過(guò)程中會(huì)占用大量的系統(tǒng)開(kāi)銷，無(wú)疑使速度受到嚴(yán)重的影響。反觀UDP由于排除了信息可靠傳遞機(jī)制，將安全和排序等功能移交給上層應(yīng)用來(lái)完成，極大降低了執(zhí)行時(shí)間，使速度得到了保證，包括網(wǎng)絡(luò)視頻會(huì)議系統(tǒng)在內(nèi)的眾多的客戶/N務(wù)器模式的網(wǎng)絡(luò)應(yīng)用都使用UDP協(xié)議。為達(dá)到高速傳輸?shù)哪康?，系統(tǒng)采用UDP/ho協(xié)議，并使用FPGA實(shí)現(xiàn)。為了便于上位機(jī)對(duì)采集卡進(jìn)行管理，F(xiàn)PGA根據(jù)上位機(jī)的要求，修改采集卡的IP地址，并把IP地址存儲(chǔ)到EEPROM中。

　　6 結(jié)語(yǔ)

　　本系統(tǒng)把高速數(shù)據(jù)采集技術(shù)和千兆以太網(wǎng)技術(shù)有機(jī)結(jié)合起來(lái)，實(shí)現(xiàn)了數(shù)據(jù)高速采集并遠(yuǎn)距離高速傳輸功能。

　　由于系統(tǒng)工作在復(fù)雜電磁環(huán)境中，在設(shè)計(jì)PCB時(shí)就考慮了EMI和EMC等問(wèn)題，系統(tǒng)抗干擾能力強(qiáng)。經(jīng)過(guò)驗(yàn)證，采集卡接收到上位機(jī)的采集命令后，實(shí)現(xiàn)了雙通道同時(shí)采、每通道100MSPS的采集速度；采集數(shù)據(jù)完畢后，采集卡向上位機(jī)的數(shù)據(jù)傳輸速度可達(dá)300Mbit/S。在交換機(jī)上隨意增加采集卡的數(shù)量，系統(tǒng)能正常工作。